#3D IC
•

TEL 展望未來十年的晶圓鍵合：3D 晶片正從"兩片拼"走向"四片疊"

半導體裝置巨頭東京電子（TEL）在 2026 年 9 月 2 日的投資者路演中，披露了一份晶圓鍵合（Wafer Bonder）技術路線圖。未來十年，3D 晶片的發展方向已經很清楚，鍵合的晶圓數量要變多，對準精度要更嚴，晶圓翹曲和畸變是必須解決的兩大難題。 從兩片到四片，鍵合越來越複雜 路線圖包含Logic、NAND 快閃記憶體和 DRAM 三大產品線，時間延續到十年後。最顯眼的變化在邏輯晶片： 2025–2026 年前後，主要仍是單片或兩片晶圓等級的鍵合應用；
TEL 展望未來十年的晶圓鍵合：3D 晶片正從"兩片拼"走向"四片疊"
科技#TEL#東京電子#3D IC
•

晶片的未來：2.5D還是3D？

我們知道，積體電路 (IC) 封裝是半導體製造過程中的關鍵步驟，需要將半導體晶片（實際的積體電路）封裝在具有保護性且通常具有功能性的封裝中。這種封裝具有多種用途，包括提供環境防護、散熱、電氣連接，有時還具有訊號調理或功率傳輸等附加功能。半導體製造流程中，IC 封裝通常發生在實際半導體器件製造之後。該過程包括取出裸露的半導體晶片（通常是包含積體電路的一小塊易碎的矽片），並將其放入提供必要支撐和連接的封裝中。想像一下，你剛剛烤出一個美味而精緻的蛋糕（相當於半導體器件）。蛋糕代表著積體電路，它是廚房裡細緻而精準工作的成果（類似於半導體製造）。然而，你的蛋糕仍然容易受到天氣影響，而且你需要把它運送到城裡另一邊的派對。你肯定不希望它受損，所以需要妥善封裝。你可以把它放在一個結實的蛋糕盒裡（類似於IC封裝），這樣不僅可以保護蛋糕脆弱的結構，還能方便地攜帶。在這個類比中：烘焙蛋糕（半導體製造）：這是在半導體晶片上建立積體電路的過程。蛋糕封裝（IC封裝）：蛋糕烘焙完成後，需要將其放入盒子中保護。同樣，半導體製造完成後，需要將裸片放入功能性封裝中保護。運送至派對（整合到裝置中）：現在，您可以將包裝好的蛋糕運送到派對上並享用。同樣，您可以將封裝好的半導體整合到電子裝置中，例如智慧型手機或電腦。在這兩種情況下，封裝都能保護精密的核心部件（晶片或半導體），並方便外部連接（傳輸或電路板連接）。半導體封裝通常還具有散熱功能，以保持積體電路的性能。在從二維到三維的演進中，封裝從平面結構向分層結構演進，旨在突破尺寸、功耗、訊號傳輸等方面的限制，開啟半導體技術的新紀元。在二維 IC 封裝中，將單個晶片或裸片並排排列在基板或印刷電路板 (PCB) 上。使用引線鍵合或倒裝晶片技術將它們互連。然而，隨著晶片上電晶體數量的增加（遵循摩爾定律），互連長度和複雜性也會增加，導致功耗更高、訊號傳輸速度更慢。2D封裝面臨的一些問題是：整合度有限：在二維 IC 封裝中，不同功能的分立器件（例如高性能邏輯、低性能邏輯、儲存器以及模擬/射頻）各自位於各自的晶片封裝中。這種設定限制了可實現的整合度。尺寸和重量：二維 IC 封裝產生的電路板將更大、更重，並且消耗更多電量。可靠性：電路板上的每個銲接點都是潛在的故障點。性能影響：性能受到顯著影響，因為訊號從一個晶片封裝傳播到另一個晶片封裝需要相對較長的時間。隨著摩爾定律的放緩，半導體行業轉向創新封裝技術以跟上步伐。2.5D 和 3D IC 提供了連接多個晶片的突破性方法，從而提高了速度、效率和小型化程度。想像一下，您的智慧型手機可以流暢運行多個應用程式，而您的筆記型電腦則可以處理複雜的 AI 任務，而不會過熱或運行緩慢。這種流暢性能的背後，是內部微型晶片（即積體電路 (IC)）的關鍵設計。隨著技術的進步，晶片製造商正在探索新的方法，以便在更小的空間內實現更高的性能和更高的效率。2.5D和 3D IC 架構是兩種領先的競爭者。但那一個能真正推動計算的未來呢？就像把書整齊地堆放在書架上（2.5D）和建造一座多層圖書館塔（3D）一樣，這些設計具有不同的優勢和挑戰，可以塑造從日常裝置到下一代超級電腦的一切。讓我們深入晶片堆疊的世界，看看那種架構是未來技術突破的關鍵。2.5D IC 將晶片並排排列在中介層上；3D IC 則垂直堆疊晶片。2.5D 中介層提供密集的水平連接；3D IC 使用垂直矽通孔 (TSV)。3D IC 可以實現更高的整合密度，但面臨更大的冷卻和設計複雜性。2.5D IC 具有中等複雜度且更易於熱管理的特點。這兩種技術都致力於提高性能、降低功耗、縮小佔用空間，超越傳統的電晶體縮放。什麼是2.5D？2.5D IC 封裝是傳統 2D IC 的漸進式發展。與將晶片並排放置在基板上的 2D 封裝不同，2.5D 封裝需要將兩個或多個有源半導體晶片並排放置在矽中介層上。這種中介層通常由矽或玻璃製成，其作用類似於密集的高速電路板，可實現晶片之間的緊密快速通訊。該矽中介層提供晶片之間的連接，實現極高的晶片間互連密度。與二維 IC 封裝相比， 這可以實現更精細的線路和空間。因此，雖然2D封裝將晶片分佈在一個平面上，但2.5D封裝已開始興起。這提供了一種介於2D和3D封裝之間的中間地帶。我們可以將 2.5D IC 封裝想像成一座城市，由高度相同的建築物組成，並通過橋樑連接。每座“建築物”都是一個執行特定功能的晶片。 “橋樑”是矽中介層，它允許建築物之間實現更快、更高效的通訊。與將元件安裝在單獨的印刷電路板 (PCB) 上的傳統多晶片模組相比，這種設定顯著提高了訊號速度和功率效率。例如，AMD 的 Radeon GPU採用 2.5D 封裝技術，將主邏輯晶片連接到多個高頻寬記憶體 (HBM)堆疊。這種設計實現了高達2 TB/s 的資料傳輸速度，同時顯著降低了能耗。2.5D 方法允許：在一個平台上整合異構技術（邏輯、記憶體、RF）與 3D 堆疊相比，熱管理相對容易中等設計複雜度，有助於加快產品上市時間。2.5D IC封裝示例：英特爾 Kaby Lake-G 處理器：該處理器採用英特爾嵌入式多晶片互連橋 (EMIB) 技術，將 CPU 和 GPU 結合在一個封裝中。AMD 的 Radeon Instinct MI25X 顯示卡：它使用 AMD 的 Interposer Bridge (IFB) 技術將多個 HBM2 記憶體堆疊連接到 GPU。NVIDIA的Tesla V100顯示卡：這款顯示卡採用了NVIDIA的NVLink技術，將多個GPU連接在一起。但是，摩爾定律的侷限性以及晶片堆疊的特性依然會導致晶片碰到新瓶頸。器件微縮：這涉及縮小整個晶片或封裝的尺寸，包括所有電晶體、互連線和其他元件。通常會使用光刻和蝕刻等技術。然而，隨著摩爾定律的極限逼近，器件的微縮成為一項挑戰。器件微縮的速度越來越慢，而這些晶片的技術、設計、分析和製造成本卻越來越高。物理限制：由於模組並排放置，加入更多晶片會導致面積增大。實際尺寸存在限制。光掩模和光罩的尺寸最終決定了晶片的最大尺寸——邊長大約為25到27毫米。所以，從物理上講，你不可能製造出比這更大的晶片。電晶體縮放：由於電晶體縮放的數量已經減少，設計人員無法通過將越來越多的裝置放入單個封裝中而從增加的複雜性中獲益。3D IC封裝的出現3D IC 封裝就像將書本堆疊在一起。每本“書”或晶片都有各自的功能，它們垂直連接，就像書本之間的樓梯。這使得我們可以在同一個書架空間內放置更多書籍，從而提高系統速度和效率。這就像在城市裡建造摩天大樓以節省空間一樣。3D積體電路通過垂直堆疊晶片，將整合度提升到一個新的高度。它們使用稱為“矽通孔”（TSV）的微型垂直導管連接這些層，這些導管可直接穿過矽基板傳輸訊號和電力。想像一下，一座摩天大樓的多層樓通過電梯（TSV）連接，大大縮短了資料在各層之間的傳輸距離。這種垂直堆疊技術最大限度地減少了訊號延遲，並實現了超高頻寬，使 3D IC 成為資料密集型應用的理想選擇。3D IC 實現了“超越摩爾定律”的整合，在更小的空間內增強功能並降低成本。這些封裝可容納不同工藝節點的各種晶片，包括邏輯、儲存器、模擬、射頻和 MEMS 晶片。它們將高速邏輯與舊節點的模擬功能相結合。這種方法最佳化了性能和尺寸。因此，可以在具有更大空間的單個晶片中整合多個裝置。3D IC 封裝是通過稱為垂直堆疊的工藝實現的。這涉及使用傳統的互連方法，例如引線鍵合和倒裝晶片技術。3D 封裝可分為 3D 系統級封裝 (3D SiP) 和 3D 晶圓級封裝 (3D WLP)。可以將3D 系統級封裝(3D SiP)想像成一棟多層建築，每層樓都包含不同的晶片。它們通過電梯（引線鍵合或倒裝晶片技術）連接。3D晶圓級封裝（3D WLP）就像一個大型的樓層，不同的房間（晶片）通過門（互連）連接。整個樓層一次性建成（晶圓級工藝），形成一個封裝好的元件基座結構。寫在最後這兩種方法都使我們能夠在同一封裝中安裝更多的晶片，從而提高性能。隨著電晶體尺寸縮小速度放緩， 2.5D 和 3D IC 等“超越摩爾”創新技術是保持晶片性能的關鍵。它們能夠：通過縮短互連長度實現更快的資料移動通過高效的通訊路徑降低功耗緊湊的裝置外形對於移動和邊緣裝置至關重要在一個晶片平台上整合多種技術（例如邏輯、儲存器、RF、感測器）Yole Dévelopement的市場預測估計，受人工智慧、5G、HPC 和汽車領域需求的推動，先進晶片封裝市場將從 2023 年的 35 億美元增長到 2030 年的 100 多億美元。在 2.5D 和 3D IC 之間進行選擇，取決於應用的性能、功率、尺寸和成本要求。2.5D 提供均衡且經濟高效的解決方案，而 3D IC 則以更高的整合密度突破了性能界限。半導體的未來將在很大程度上依賴於這些架構，以滿足人工智慧、5G、邊緣計算等領域不斷增長的需求。對於工程師、投資者和技術愛好者來說，瞭解這些封裝創新至關重要。 (半導體行業觀察)
晶片的未來：2.5D還是3D？
科技#晶片#2.5D#3D
•

3D晶片的挑戰

透過左移重新思考傳統的工作流程可以幫助解決工藝和熱變化引起的持續性問題。 即使對於習慣於處理功率和性能權衡的設計人員來說，3D-IC 也是一個挑戰，但由於人工智慧的計算需求和數字邏輯的不斷縮小，它們被認為是尖端設計不可避免的遷移路徑。 人們普遍認為3D-IC是繼續突破平面SoC 極限的途徑，也是將更多在不同工藝節點開發的異構裝置新增到同一封裝的方法。但無論是平面SoC 還是晶片元件，物理定律都是無法踰越的，工程師能使用的技巧非常有限，否則就會碰壁。 先進節點中較細的導線會增加電阻，從而增加熱量。而較大的結構（如3D-IC）則會擴大熱梯度範圍。而此類結構中散熱的方式有限，使情況更加惡化。負面影響包括電遷移等細微影響以及晶片起火等突發狀況。此外，隨著製造工藝節點下降到個位數納米範圍，進而下降到埃範圍，控制或考慮變化變得更加困難，這可能會導致噪音增加和可靠性下降等嚴重問題。所有這些都要求設計人員在最佳性能規格和不配合的物理現實之間找到越來越脆弱的平衡。
3D晶片的挑戰
科技#3D晶片#3D-IC#翹曲
•

3D晶片，怎麼辦？

圍繞3D異構整合(3DHI：heterogeneous integration )的活動正在升溫，原因是政府的支持不斷增加、需要向系統中添加更多功能和計算元素，以及人們普遍認識到，除了將所有內容都封裝到單個SoC 中之外，還有更好的前進道路。相同的進程節點。 在過去的幾年裡，晶片設計的前沿發生了巨大的變化。國際競爭正在推動對在岸上或友好地點設計、製造和封裝的更先進晶片的投資。DARPA 微系統技術辦公室剛剛宣布了其下一代微電子製造( NGMM ) 計劃，旨在透過建立國內開放式原型設計和試驗線中心來推進最先進的3DHI 微電子技術，該中心可供美國用戶使用學術界、政府和工業界。熟悉該計劃的人士表示，它正在刺激整個半導體生態系統建立新的合作夥伴關係。 這只是最終將影響整個晶片產業的複雜、多層次轉變的一個面向。全球的設計團隊才剛開始理解半導體設計的新未來，這需要深入了解3D 異質設計中的權衡和不斷增加的可用選項。 「您嘗試進入3DHI 的原因是因為您有一些PPA 目標，或者說您想要擁有的成本優勢，」 Synopsys 產品管理高級總監Shekhar Kapoor說。「重點是什麼是最優化的設計。它從前面開始。說「我要分解」很容易。但你如何決定？如果這樣做，整個IC 設計範式很快就會轉變為系統設計範式。在這個層面上，透過軟體/硬體設計，您將處理哪些工作負載？您需要什麼小晶片？那裡沒有小晶片的市場。即使您使用從其他地方可用的子系統，它如何適合您所考慮的總體範圍？ 」
3D晶片，怎麼辦？
科技#3D晶片#NGMM#IC 設計